testsuite/synth/issue1267/issue.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity issue is
   5     port (bar    : in  std_logic;
   6           foobar : out std_logic);
   7 end issue;
   8
   9 architecture beh of issue is
  10     function foo (arg : std_logic) return std_logic is
  11     begin
  12         RET_PATH1:
  13         if arg = '1' then
  14             return '1';
  15         end if;
  16
  17         -- null range intended, but not necessary to repro
  18         for i in 2 to 1 loop
  19             EXIT_LOOP:
  20             exit when true;
  21         end loop;
  22
  23         RET_PATH2:
  24         return '0';
  25     end function;
  26 begin
  27     foobar <= foo (bar);
  28 end architecture;