verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / issue1283 / issue2.vhdl
blob31425026d7f20f67c04fc9b8b1f86759f2d0e077
1 library ieee;
2 use ieee.std_logic_1164.all;
4 entity issue2 is
5 end issue2;
7 architecture beh of issue2 is
8     type t_rec is
9         record
10             elem : std_logic_vector (3 downto 0);
11         end record;
13     function fun (arg : std_logic_vector) return t_rec is
14     begin
15         return t_rec'(elem => arg);
16     end function;
17 begin
18     -- wrong length
19     -- -a accepts
20     -- -synth error + bug report
21     assert fun ("000") = fun ("000");
22 end architecture beh;