testsuite/synth/issue1319/repro3.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 library work;
   6
   7 entity repro3 is
   8         port (
   9                 i : in std_ulogic_vector(1 downto 0);
  10                 o : out std_ulogic_vector (3 downto 0)
  11         );
  12 end entity repro3;
  13
  14 architecture behav of repro3 is
  15     function func (v : std_ulogic_vector (1 downto 0)) return std_ulogic_vector is
  16     begin
  17        case v is
  18        when "01" =>
  19          null;
  20        when others =>
  21          return "0000";
  22        end case;
  23        return "1111";
  24     end;
  25 begin
  26   o <= func (i);
  27 end architecture behav;