testsuite/synth/issue1319/tb_ent.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 library work;
   6
   7 entity tb_ent is
   8 end tb_ent;
   9
  10 architecture behave of tb_ent is
  11     signal insn: std_ulogic_vector(31 downto 0);
  12     signal ispr1: std_ulogic_vector(5 downto 0);
  13     signal ispr2: std_ulogic_vector(5 downto 0);
  14 begin
  15     test: entity work.ent
  16         port map (
  17             insn_i => insn,
  18             ispr1_o => ispr1,
  19             ispr2_o => ispr2
  20         );
  21
  22     test_process: process
  23     begin
  24         insn <= x"7d8903a6";
  25         wait for 1 ns;
  26         report " ispr1=" & to_hstring(ispr1);
  27         report " ispr2=" & to_hstring(ispr2);
  28         assert ispr1 = 6x"21" severity failure;
  29         assert ispr2 = 6x"2c" severity failure;
  30         report "end of test";
  31         wait;
  32     end process;
  33 end behave;