testsuite/synth/issue1330/tb_test.vhdl

   1 entity tb_test is
   2 end tb_test;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_test is
   8   signal clk : std_logic;
   9   signal wr : std_logic;
  10 begin
  11   dut: entity work.test
  12     port map (clk, wr);
  13
  14   process
  15     procedure pulse is
  16     begin
  17       clk <= '0';
  18       wait for 1 ns;
  19       clk <= '1';
  20       wait for 1 ns;
  21     end pulse;
  22   begin
  23     wr <= '0';
  24     pulse;
  25
  26     pulse;
  27
  28     wait;
  29   end process;
  30 end behav;