testsuite/synth/issue1330/test.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity test is
   6     port(
   7         clk : in std_logic;
   8         write_data : in std_ulogic
   9         );
  10 end entity test;
  11
  12 architecture rtl of test is
  13 begin
  14     test_1: process(clk)
  15     begin
  16         if rising_edge(clk) then
  17                 assert write_data = '0' report "bad" severity failure;
  18         end if;
  19     end process test_1;
  20 end architecture rtl;