testsuite/synth/issue1330/test2.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity test2 is
   6     port(
   7         clk : in std_logic;
   8         write_data : in std_ulogic;
   9         rst : std_ulogic
  10         );
  11 end;
  12
  13 architecture rtl of test2 is
  14 begin
  15     test_1: process(clk)
  16     begin
  17       if rising_edge(clk) then
  18         if rst = '1' then
  19           null;
  20         else
  21           assert write_data = '0' report "bad" severity failure;
  22         end if;
  23       end if;
  24     end process test_1;
  25 end architecture rtl;