testsuite/synth/issue1387/repro1.vhdl

   1 package repro1_pkg is
   2   signal s : bit;
   3   constant cst : natural := 5;
   4 end;
   5
   6 use work.repro1_pkg.all;
   7
   8 entity repro1 is
   9   port (a,b : bit;
  10         c : out bit);
  11 end repro1;
  12
  13 architecture behav of repro1 is
  14 begin
  15   c <= a xor b;
  16 end behav;