testsuite/synth/issue1387/repro2.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity repro2sub is
   5   port (a,b : std_logic;
   6         c : out std_logic;
   7         p : inout std_logic);
   8 end;
   9
  10 architecture behav of repro2sub is
  11 begin
  12   c <= a xor b;
  13 end behav;
  14
  15 library ieee;
  16 use ieee.std_logic_1164.all;
  17
  18 entity repro2 is
  19   port (a,b : std_logic;
  20         c : out std_logic;
  21         p : inout std_logic);
  22 end;
  23
  24 architecture behav of repro2 is
  25   signal c1, c2 : std_logic;
  26 begin
  27   i1: entity work.repro2sub port map (a, b, c1, p);
  28   i2: entity work.repro2sub port map (a, b, c2, p);
  29   c <= c2 xor c1;
  30 end behav;