testsuite/synth/issue1421/repro.vhdl

   1 entity repro is
   2   port (clk : bit;
   3         rst : bit;
   4         v : bit_vector (3 downto 0);
   5         res : out bit_vector(3 downto 0));
   6 end;
   7
   8 architecture behav of repro is
   9 begin
  10   process (clk)
  11   begin
  12     if clk'event and clk = '1' then
  13       res <= v;
  14       if rst = '1' then
  15         res <= "0000";
  16       end if;
  17     end if;
  18     res (2) <= '0';
  19   end process;
  20 end behav;
  21