testsuite/synth/issue1421/repro2.vhdl

   1 entity repro2 is
   2   port (clk : bit;
   3         rst : bit;
   4         v : bit_vector (1 downto 0);
   5         res : out bit_vector(1 downto 0));
   6 end;
   7
   8 architecture behav of repro2 is
   9   type myrec is record
  10     b : bit;
  11     c : bit;
  12   end record;
  13   signal s, sin : myrec;
  14 begin
  15   sin <= (v(1), v(0));
  16
  17   process (clk)
  18   begin
  19     if clk'event and clk = '1' then
  20       s <= sin;
  21     end if;
  22     if rst = '0' then
  23       s.c <= '0';
  24     end if;
  25   end process;
  26
  27   res <= (s.c, s.b);
  28 end behav;