verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / issue1421 / repro3.vhdl
blob4fa0f4738baffa37276665ab6f7137f657d9d989
1 entity repro3 is
2   port (clk : bit;
3         v : bit_vector (1 downto 0);
4         res : out bit_vector(1 downto 0));
5 end;
7 architecture behav of repro3 is
8 begin
9   process (clk)
10   begin
11     if clk'event and clk = '1' then
12       res <= v;
13     end if;
14     res (0) <= '0';
15   end process;
16 end behav;