testsuite/synth/issue1454/tb_dummy_top.vhdl

   1 entity tb_dummy_top is
   2 end tb_dummy_top;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_dummy_top is
   8   signal clk : std_logic;
   9   signal d : std_logic;
  10 begin
  11   dut: entity work.dummy_top
  12     port map (clk, d);
  13
  14   process
  15   begin
  16     for i in 1 to 4 loop
  17       clk <= '0';
  18       wait for 1 ns;
  19       clk <= '1';
  20       wait for 1 ns;
  21     end loop;
  22     wait;
  23   end process;
  24 end behav;