testsuite/synth/issue1572/ent.vhdl

   1 -- ent.vhd
   2 library ieee;
   3 use ieee.std_logic_1164.all;
   4 use ieee.numeric_std_unsigned.all;
   5
   6 entity ent is
   7    port (
   8       clk_i  : in  std_logic;
   9       done_o : out std_logic
  10    );
  11 end entity ent;
  12
  13 architecture synthesis of ent is
  14    signal u0 : std_logic_vector(2 downto 0) := "101";
  15 begin
  16    done_o <= '0';
  17 end architecture synthesis;