testsuite/synth/issue1591/repro2.vhdl

   1 library ieee;
   2   use ieee.std_logic_1164.all;
   3
   4 entity repro1 is
   5   port (clk : in std_logic);
   6 end entity repro1;
   7
   8 architecture psl of repro1 is
   9 begin
  10   testG : if true generate
  11     signal b : boolean := true;
  12   begin
  13     -- All is sensitive to rising edge of clk
  14     default clock is rising_edge(clk);
  15
  16     -- This assertion generates an ghdl-yosys-plugin error
  17     -- ERROR: Assert `n.id != 0' failed in src/ghdl.cc:204.
  18     INITIAL_1_a : assert always b;
  19   end generate testG;
  20 end architecture psl;