testsuite/synth/issue1591/repro3.vhdl

   1 library ieee;
   2   use ieee.std_logic_1164.all;
   3
   4 entity repro3 is
   5   port (clk : in std_logic;
   6         o : out boolean);
   7 end entity repro3;
   8
   9 architecture psl of repro3 is
  10 begin
  11   testG : if true generate
  12     signal b : boolean := true;
  13   begin
  14     assert b;
  15   end generate testG;
  16 end architecture psl;