testsuite/synth/issue1596/ent_working.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use work.v;
   4
   5 -- TOP WORKING ---
   6 entity ent_working is end;
   7 architecture RTL of ent_working is
   8         signal a : std_logic_vector(3 downto 0) := "0101";
   9 begin
  10         inst_v : entity v
  11         port map (input => a);
  12 end;