testsuite/synth/issue1781/simple2_dc.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity simple2_dc is
   6   port (
   7     rclk_i : in  std_ulogic;
   8     wclk_i : in  std_ulogic;
   9     rden_i : in  std_ulogic;
  10     wren_i : in  std_ulogic;
  11     addr_i : in  std_ulogic_vector(7 downto 0);
  12     data_i : in  std_ulogic_vector(15 downto 0);
  13     data_o : out std_ulogic_vector(15 downto 0)
  14   );
  15 end entity;
  16
  17 architecture notok of simple2_dc is
  18   type ram_t is array(0 to 2**8-1) of std_ulogic_vector(15 downto 0);
  19 begin
  20   process(wclk_i, rclk_i)
  21     variable memory : ram_t;
  22   begin
  23     if rising_edge(wclk_i) then
  24       if wren_i = '1' then
  25         memory(to_integer(unsigned(addr_i))) := data_i;
  26       end if;
  27     end if;
  28     if rising_edge(rclk_i) then
  29       if rden_i = '1' then
  30         data_o <= memory(to_integer(unsigned(addr_i)));
  31       end if;
  32     end if;
  33   end process;
  34 end architecture;