testsuite/synth/issue1899/issue1899.vhdl

   1 library ieee;
   2   use ieee.std_logic_1164.all;
   3
   4 entity sequencer is
   5   generic (
   6     seq : string
   7   );
   8   port (
   9     clk  : in  std_logic;
  10     data : out std_logic
  11   );
  12 end entity sequencer;
  13
  14 architecture rtl of sequencer is
  15
  16   signal index : natural := seq'low;
  17
  18   function to_bit (a : in character) return std_logic is
  19     variable ret : std_logic;
  20   begin
  21     case a is
  22       when '0' | '_' => ret := '0';
  23       when '1' | '-' => ret := '1';
  24       when others    => ret := 'X';
  25     end case;
  26     return ret;
  27   end function to_bit;
  28
  29 begin
  30
  31   process (clk) is
  32   begin
  33     if rising_edge(clk) then
  34       if (index < seq'high) then
  35         index <= index + 1;
  36       end if;
  37     end if;
  38   end process;
  39
  40   data <= to_bit(seq(index));
  41
  42 end architecture rtl;
  43
  44
  45 library ieee;
  46   use ieee.std_logic_1164.all;
  47   use ieee.numeric_std.all;
  48
  49 entity issue is
  50   port (
  51     clk : in std_logic
  52   );
  53 end entity issue;
  54
  55 architecture psl of issue is
  56
  57   signal a, b : std_logic;
  58
  59 begin
  60
  61   --                              012345
  62   SEQ_A : entity work.sequencer generic map ("--____") port map (clk, a);
  63   SEQ_B : entity work.sequencer generic map ("_-____") port map (clk, b);
  64
  65 end architecture psl;
  66
  67 vunit issue_1899_vu0 {
  68
  69   -- Using named sequences
  70   sequence s_a (boolean a) is {a; a};
  71   sequence s_b (boolean b) is {b};
  72
  73 }
  74
  75 vunit issue_1899_vu1 (issue(psl)) {
  76
  77   inherit issue_1899_vu0;
  78
  79   -- All is sensitive to rising edge of clk
  80   default clock is rising_edge(clk);
  81
  82   SERE_0_a : assert always s_a(a) |-> s_b(b);
  83
  84 }