verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / issue1948 / test.vhdl
blobba8ee69d6d520937cb3ffe336641f940fe7dced1
1 package gen_pkg is
2    generic (type T);
4    procedure proc;
5 end gen_pkg;
7 package body gen_pkg is
8     procedure proc is
9     begin
10         null;
11     end proc;
12 end gen_pkg;
14 entity test is
15 end entity test;
17 architecture simple of test is
18    package pkg is new work.gen_pkg generic map (t => integer);
19 begin
20 end architecture simple;