testsuite/synth/issue2013/tc2.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity tc2 is
   6     port (
   7         state   : in std_ulogic;
   8         class   : in std_ulogic;
   9         o       : out std_ulogic_vector(3 downto 0)
  10         );
  11 end entity tc2;
  12
  13 architecture behaviour of tc2 is
  14     signal misc_sel      : std_ulogic_vector(3 downto 0);
  15 begin
  16     testcase_0: process(all)
  17     begin
  18         misc_sel <= "0000";
  19
  20         case state is
  21            when '0' =>
  22                 misc_sel <= "0111";
  23            when '1' =>
  24              misc_sel(3) <= '1';
  25            when others =>
  26         end case;
  27
  28         o <= misc_sel;
  29     end process;
  30 end architecture behaviour;