testsuite/synth/issue2013/tc4.vhdl

   1 entity tc4 is
   2     port (
   3         state   : in bit;
   4         o       : out bit_vector(3 downto 0)
   5         );
   6 end entity tc4;
   7
   8 architecture behaviour of tc4 is
   9     signal misc_sel      : bit_vector(3 downto 0);
  10 begin
  11     testcase_0: process(all)
  12     begin
  13         misc_sel <= "0000";
  14
  15         if state = '0' then
  16           misc_sel <= "0111";
  17         else
  18           misc_sel(3) <= '1';
  19         end if;
  20
  21         o <= misc_sel;
  22     end process;
  23 end architecture behaviour;