testsuite/synth/issue2125/afed_syn.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 entity afed is
   4   port (
   5     sig: in std_logic;
   6     ack: in std_logic;
   7     fe: out std_logic
   8   );
   9 end entity;
  10
  11 library ieee;
  12 use ieee.std_logic_1164.all;
  13 use ieee.numeric_std.all;
  14
  15 architecture rtl of afed is
  16   signal fe_h : std_logic;
  17   signal fe_l : std_logic;
  18   signal n4_o : std_logic;
  19   signal n9_o : std_logic;
  20   signal n10_o : std_logic;
  21 begin
  22   fe <= fe_l;
  23
  24   n4_o <= fe_h when sig = '0' else '1';
  25   fe_h <= n4_o when ack = '0' else '0';
  26
  27   n9_o <= (not sig) and fe_h;                  -- 0
  28   n10_o <= fe_l when n9_o = '0' else '1';
  29   fe_l <= n10_o when ack = '0' else '0';
  30 end rtl;