testsuite/synth/issue2142/repro.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity repro is
   6   port (radr : unsigned (0 downto 0);
   7         v : out std_logic_vector(7 downto 0);
   8         we : std_logic;
   9         clk : std_logic);
  10 end repro;
  11
  12 architecture behav of repro is
  13   type t_mem is array (0 to 0) of std_logic_vector(7 downto 0);
  14   signal m : t_mem;
  15 begin
  16   process (clk)
  17   begin
  18     if rising_edge (clk) then
  19       if we = '1' then
  20         m(0) <= not m(0);
  21       else
  22         v <= m (to_integer (radr));
  23       end if;
  24     end if;
  25   end process;
  26 end behav;