testsuite/synth/issue2143/bug.vhdl

   1 library IEEE;
   2 use IEEE.std_logic_1164.all;
   3
   4 entity bug is
   5         port (
   6                 dummy : in std_ulogic
   7         );
   8 end bug;
   9
  10 architecture struct of bug is
  11         type entry_t is record
  12                 a : std_ulogic;
  13         end record;
  14
  15         type table_t is array (natural range<>, natural range<>) of entry_t;
  16
  17         function fun return table_t is
  18                 variable ret : table_t(0 to 7, 0 to 7);
  19         begin
  20                 return ret;
  21         end function;
  22
  23         constant table : table_t := fun;
  24         constant entry : entry_t := table(0, 0);
  25 begin
  26
  27 end architecture;