verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / issue2143 / repro1.vhdl
blobc51baf62c66c9607b057836bbf52cc81ffb5c8fe
1 entity repro1 is
2 end repro1;
4 architecture struct of repro1 is
5         type entry_t is record
6                 a : bit;
7         end record;
9         type table_t is array (natural range<>, natural range<>) of entry_t;
11         function fun return table_t is
12                 variable ret : table_t(0 to 7, 0 to 7);
13         begin
14                 return ret;
15         end function;
17         constant entry : entry_t := fun(0, 0);
18 begin
20 end architecture;