testsuite/synth/issue2143/repro2.vhdl

   1 entity repro2 is
   2   port (clk : bit;
   3         o : out bit);
   4 end;
   5
   6 architecture struct of repro2 is
   7         type entry_t is record
   8                 a : bit;
   9         end record;
  10
  11         type table_t is array (natural range<>, natural range<>) of entry_t;
  12
  13         function fun return table_t is
  14                 variable ret : table_t(0 to 7, 0 to 7);
  15         begin
  16                 return ret;
  17         end function;
  18
  19         constant table : table_t := fun;
  20 begin
  21   o <= table(0,0).a when clk = '1' else '0';
  22 end architecture;