testsuite/synth/issue2266/reproducer.vhdl

   1 library ieee;
   2 use     ieee.std_logic_1164.all;
   3 use     ieee.numeric_std.all;
   4
   5 entity reproducer is
   6 --    generic(
   7 --        DUT_IN_DATA_WIDTH : natural
   8 --    );
   9     port(
  10         clk : in std_logic;
  11         reset : in std_logic
  12     );
  13 end entity;
  14
  15 architecture reproducer_arch of reproducer is
  16     attribute anyconst  : boolean;
  17     attribute anyseq    : boolean;
  18
  19     signal w_dut_in_valid   : std_logic;
  20
  21     attribute anyseq of w_dut_in_valid  : signal is true;
  22 begin
  23
  24     default clock is rising_edge(clk);
  25     a_incr_not_eop: assert always {w_dut_in_valid} |=> {w_dut_in_valid} sync_abort (reset = '1');
  26
  27 end architecture;