testsuite/synth/issue973/tb_ent.vhdl

   1 entity tb_ent is
   2 end tb_ent;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_ent is
   8   signal i : std_logic_vector (7 downto 0);
   9   signal o : std_logic_vector (3 downto 0);
  10 begin
  11   dut: entity work.ent
  12     port map (i, o);
  13
  14   process
  15   begin
  16     i <= x"b6";
  17     wait for 1 ns;
  18     assert o = x"b" severity failure;
  19
  20     wait;
  21   end process;
  22 end behav;