testsuite/synth/lib01/and3.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 library mylib;
   4
   5 entity and3 is
   6   port (i0, i1, i2 : std_logic;
   7         o : out std_logic);
   8 end and3;
   9
  10 architecture behav of and3 is
  11   signal t1 : std_logic;
  12 begin
  13   a1: entity mylib.and2
  14     port map (i0, i1, t1);
  15   a2: entity mylib.and2
  16     port map (t1, i2, o);
  17 end behav;