testsuite/synth/lib01/tb_and3.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity tb_and3 is
   5 end tb_and3;
   6
   7 architecture behav of tb_and3 is
   8   signal i0, i1, i2 : std_logic;
   9   signal o : std_logic;
  10
  11 begin
  12   dut : entity work.and3
  13     port map (i0 => i0, i1 => i1, i2 => i2, o => o);
  14
  15   process
  16     constant v0 : std_logic_vector := b"1011";
  17     constant v1 : std_logic_vector := b"1111";
  18     constant v2 : std_logic_vector := b"1101";
  19     constant ov : std_logic_vector := b"1001";
  20   begin
  21     for i in ov'range loop
  22       i0 <= v0 (i);
  23       i1 <= v1 (i);
  24       i2 <= v2 (i);
  25       wait for 1 ns;
  26       assert o = ov(i) severity failure;
  27     end loop;
  28     wait;
  29   end process;
  30 end behav;