testsuite/synth/mixed1/comparator2ent.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity comparator2 is
   5   port(
   6     a, b : in std_logic_vector(1 downto 0);
   7     eq : out std_logic
   8   );
   9 end comparator2;
  10
  11 architecture structure of comparator2 is
  12   signal s0, s1: std_logic;
  13 begin
  14   -- use Verilog component i.e. comparator1BitVerilog
  15   eq_bit0: entity work.comparator1
  16     port map (a=>a(0), b=>b(0), eq=>s0);
  17   eq_bit1: entity work.comparator1
  18     port map (a=>a(1), b=>b(1), eq=>s1);
  19
  20   eq <= s0 and s1;
  21 end structure;