testsuite/synth/mixed1/param1t.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity param1t is
   5   port(
   6     a : in std_logic_vector(3 downto 0);
   7     res : out std_logic_vector(3 downto 0)
   8   );
   9 end param1t;
  10
  11 architecture structure of param1t is
  12   signal s0 : std_logic_vector(3 downto 0);
  13
  14   -- define Verilog component
  15   component param1b is
  16     generic (
  17       v : integer
  18     );
  19     port(
  20       x : in std_logic_vector(3 downto 0);
  21       r : out std_logic_vector(3 downto 0)
  22     );
  23   end component;
  24
  25 begin
  26   vlg : param1b
  27     generic map (v => 1)
  28     port map (x => a, r => s0);
  29
  30   res <= s0 or "1000";
  31 end structure;