verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / oper01 / snum04.vhdl
blob1ddc30320b4e6f4e95bb6c913baa375d2996454a
1 entity snum04 is
2   port (ok : out boolean);
3 end snum04;
5 library ieee;
6 use ieee.std_logic_1164.all;
7 use ieee.numeric_std.all;
9 architecture behav of snum04 is
10   --  add uns nat
11   constant a1 : unsigned (7 downto 0) := x"1d";
12   constant b1 : unsigned (3 downto 0) := x"5";
13   constant r1 : unsigned (11 downto 0) := a1 * b1;
14   
15   signal er1 : unsigned (11 downto 0) := x"091";
16   
17 begin
18 --  ok <= r1 = x"20";
19   ok <= r1 = er1;
20 end behav;