testsuite/synth/oper01/tb_cmp02.vhdl

   1 entity tb_cmp02 is
   2 end tb_cmp02;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_cmp02 is
   8   signal l  : std_logic_vector(3 downto 0);
   9   signal r  : natural;
  10   signal eq : std_logic;
  11   signal ne : std_logic;
  12   signal lt : std_logic;
  13   signal le : std_logic;
  14   signal ge : std_logic;
  15   signal gt : std_logic;
  16 begin
  17   cmp02_1: entity work.cmp02
  18     port map (
  19       l  => l,
  20       r  => r,
  21       eq => eq,
  22       ne => ne,
  23       lt => lt,
  24       le => le,
  25       ge => ge,
  26       gt => gt);
  27
  28   process
  29   begin
  30     l <= x"5";
  31     r <= 7;
  32     wait for 1 ns;
  33     assert eq = '0' severity failure;
  34     assert ne = '1' severity failure;
  35     assert lt = '1' severity failure;
  36     assert le = '1' severity failure;
  37     assert ge = '0' severity failure;
  38     assert gt = '0' severity failure;
  39
  40     l <= x"a";
  41     r <= 7;
  42     wait for 1 ns;
  43     assert eq = '0' severity failure;
  44     assert ne = '1' severity failure;
  45     assert lt = '0' severity failure;
  46     assert le = '0' severity failure;
  47     assert ge = '1' severity failure;
  48     assert gt = '1' severity failure;
  49
  50     l <= x"9";
  51     r <= 9;
  52     wait for 1 ns;
  53     assert eq = '1' severity failure;
  54     assert ne = '0' severity failure;
  55     assert lt = '0' severity failure;
  56     assert le = '1' severity failure;
  57     assert ge = '1' severity failure;
  58     assert gt = '0' severity failure;
  59
  60     wait;
  61   end process;
  62 end behav;