verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / oper01 / tb_snum04.vhdl
blob97bb8975441c9c0ea70cdce4d0b3a429887b8d8a
1 entity tb_snum04 is
2 end tb_snum04;
4 library ieee;
5 use ieee.std_logic_1164.all;
7 architecture behav of tb_snum04 is
8   signal r : boolean;
9 begin
10   cmp04_1: entity work.snum04
11     port map (r);
13   process
14   begin
15     wait for 1 ns;
16     assert r severity failure;
18     wait;
19   end process;
20 end behav;