testsuite/synth/output01/output06.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity output06 is
   5   port (i : std_logic;
   6         o : out std_logic_vector (3 downto 0));
   7 end output06;
   8
   9 architecture behav of output06 is
  10   signal s : std_logic_vector(3 downto 0);
  11 begin
  12   process (i)
  13   begin
  14     s(0) <= i;
  15     s (1) <= not i;
  16     s (3) <= i;
  17   end process;
  18
  19   s (2) <= '0';
  20
  21   o <= s;
  22 end behav;
  23