testsuite/synth/output01/tb_output01.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity tb_output01 is
   5 end tb_output01;
   6
   7 architecture behav of tb_output01 is
   8   signal i : std_logic;
   9   signal o : std_logic_vector (1 downto 0);
  10 begin
  11   inst: entity work.output01
  12     port map (i => i, o => o);
  13
  14   process
  15   begin
  16     i <= '0';
  17     wait for 1 ns;
  18     assert o = "10" severity failure;
  19
  20     i <= '1';
  21     wait for 1 ns;
  22     assert o = "01" severity failure;
  23
  24     wait;
  25   end process;
  26 end behav;
  27