testsuite/synth/output01/tb_output07.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity tb_output07 is
   5 end tb_output07;
   6
   7 architecture behav of tb_output07 is
   8   signal i : std_logic;
   9   signal clk : std_logic;
  10   signal o : std_logic_vector (1 downto 0);
  11 begin
  12   inst: entity work.output07
  13     port map (clk => clk, i => i, o => o);
  14
  15   process
  16     procedure pulse is
  17     begin
  18       wait for 1 ns;
  19       clk <= '1';
  20       wait for 1 ns;
  21       clk <= '0';
  22     end pulse;
  23   begin
  24     clk <= '0';
  25     wait for 1 ns;
  26     assert o = "10" severity failure;
  27
  28     i <= '1';
  29     pulse;
  30     assert o = "01" severity failure;
  31
  32     i <= '0';
  33     pulse;
  34     assert o = "10" severity failure;
  35
  36     wait;
  37   end process;
  38 end behav;
  39