testsuite/synth/psl02/assert1.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity assert1 is
   6  port (clk, rst: std_logic;
   7        cnt : out unsigned(3 downto 0));
   8 end assert1;
   9
  10 architecture behav of assert1 is
  11  signal val : unsigned (3 downto 0);
  12 begin
  13  process(clk)
  14  begin
  15    if rising_edge(clk) then
  16      if rst = '1' then
  17        val <= (others => '0');
  18      else
  19        val <= val + 1;
  20      end if;
  21    end if;
  22  end process;
  23  cnt <= val;
  24 end behav;
  25
  26 vunit verif1 (assert1)
  27 {
  28   default clock is rising_edge(clk);
  29   assert always cnt /= 5 abort rst;
  30 }