testsuite/synth/slice01/slice07.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity slice07 is
   5     port (clk : std_ulogic);
   6 end;
   7
   8 architecture rtl of slice07 is
   9   signal sidx : natural range 0 to 0 := 0;
  10 begin
  11   process(clk)
  12     variable vmem : std_ulogic_vector(7 downto 0);
  13     variable j : integer;
  14   begin
  15     if rising_edge(clk) then
  16       j := sidx * 8;
  17       vmem(j + 7 downto j) := x"ba";
  18     end if;
  19   end process;
  20 end;