testsuite/synth/slice01/tb_slice02.vhdl

   1 entity tb_slice02 is
   2 end tb_slice02;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_slice02 is
   8   signal clk : std_logic;
   9   signal di : std_logic_vector (7 downto 0);
  10   signal mask : std_logic_vector (1 downto 0);
  11   signal do : std_logic_vector (7 downto 0);
  12 begin
  13   dut: entity work.slice02
  14     generic map (w => 4)
  15     port map (clk, di, mask, do);
  16
  17   process
  18     procedure pulse is
  19     begin
  20       clk <= '0';
  21       wait for 1 ns;
  22       clk <= '1';
  23       wait for 1 ns;
  24     end pulse;
  25     constant b0 : std_logic_vector (3 downto 0) := "1101";
  26   begin
  27     di <= x"12";
  28     mask <= "11";
  29     pulse;
  30     assert do = x"12" severity error;
  31     wait;
  32   end process;
  33 end behav;