testsuite/synth/slice01/tb_slice03.vhdl

   1 entity tb_slice03 is
   2 end tb_slice03;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_slice03 is
   8   signal di : std_logic_vector (7 downto 0);
   9   signal do : std_logic_vector (3 downto 0);
  10 begin
  11   dut: entity work.slice03
  12     port map (di, do);
  13
  14   process
  15   begin
  16     di <= x"12";
  17     wait for 1 ns;
  18     assert do = x"1" severity error;
  19
  20     di <= x"e5";
  21     wait for 1 ns;
  22     assert do = x"e" severity error;
  23
  24     wait;
  25   end process;
  26 end behav;