testsuite/synth/synth104/tb_case02.vhdl

   1 entity tb_case02 is
   2 end tb_case02;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6 use ieee.numeric_std.all;
   7
   8 architecture behav of tb_case02 is
   9   signal sel : unsigned (3 downto 0);
  10   signal det : std_logic_vector (1 downto 0);
  11 begin
  12   dut: entity work.case02
  13     port map (sel, det);
  14
  15   process
  16   begin
  17     sel <= "0000";
  18     wait for 1 ns;
  19     assert det = "00" severity failure;
  20
  21     sel <= "0010";
  22     wait for 1 ns;
  23     assert det = "01" severity failure;
  24
  25     sel <= "0110";
  26     wait for 1 ns;
  27     assert det = "01" severity failure;
  28
  29     sel <= "1010";
  30     wait for 1 ns;
  31     assert det = "10" severity failure;
  32
  33     sel <= "1111";
  34     wait for 1 ns;
  35     assert det = "11" severity failure;
  36
  37     wait;
  38   end process;
  39 end behav;