testsuite/synth/synth104/tb_testcase1.vhdl

   1 entity tb_testcase1 is
   2 end tb_testcase1;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6 use ieee.numeric_std.all;
   7
   8 architecture behav of tb_testcase1 is
   9   signal sel : unsigned (1 downto 0);
  10   signal det : std_logic;
  11 begin
  12   dut: entity work.testcase1
  13     port map (sel, det);
  14
  15   process
  16   begin
  17     sel <= "00";
  18     wait for 1 ns;
  19     assert det = '0' severity failure;
  20
  21     sel <= "01";
  22     wait for 1 ns;
  23     assert det = '0' severity failure;
  24
  25     sel <= "10";
  26     wait for 1 ns;
  27     assert det = '1' severity failure;
  28
  29     sel <= "11";
  30     wait for 1 ns;
  31     assert det = '1' severity failure;
  32
  33     wait;
  34   end process;
  35 end behav;