testsuite/synth/synth40/tb_testcase.vhdl

   1 entity tb_testcase is
   2 end tb_testcase;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_testcase is
   8   signal di : std_logic;
   9   signal do : std_logic;
  10 begin
  11   dut: entity work.testcase
  12     port map (data_in => di, data_out => do);
  13
  14   process
  15   begin
  16     di <= '1';
  17     wait for 1 ns;
  18     assert do = '0' severity failure;
  19
  20     di <= '0';
  21     wait for 1 ns;
  22     assert do = '1' severity failure;
  23
  24     wait;
  25   end process;
  26 end behav;