verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / synth52 / sample_pkg.vhdl
blob3f47ca6c277a410e4955e363c876b7b8b1961d02
1 package sample_pkg is
2   constant SAMPLE_CONSTANT : integer;
3 end sample_pkg;
5 package body sample_pkg is
6   constant SAMPLE_CONSTANT : integer := 160;
7 end sample_pkg;