testsuite/synth/synth58/repro1.vhdl

   1 library ieee;
   2   use ieee.std_logic_1164.all;
   3
   4 entity repro1 is
   5   generic (
   6     g : std_logic := '1'
   7   );
   8   port (
   9     i : in std_logic_vector(7 downto 0);
  10     o : out std_logic_vector(7 downto 0)
  11   );
  12 end repro1;
  13
  14 architecture rtl of repro1 is
  15 begin
  16   process (i)
  17     variable slv_out : std_logic_vector(7 downto 0);
  18   begin
  19     if g = '0' then
  20       slv_out := i;
  21     elsif g = '1' then
  22       slv_out := not i;
  23     end if;
  24     o <= slv_out;
  25   end process;
  26 end rtl;