testsuite/synth/synth80/test2.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity testcase is
   5     generic (
   6         init_bit : std_logic := '1'
   7     );
   8     port (o : out std_logic_vector (2 downto 0));
   9 end testcase;
  10
  11 architecture rtl of testcase is
  12     -- assigning generic to multiple parts of std_logic_vector breaks ghdlsynth
  13     signal test_assign_vector : std_logic_vector(2 downto 0) := init_bit & "0" & init_bit;
  14 begin
  15   o <= test_assign_vector;
  16 end rtl;