testsuite/synth/uassoc01/uassoc01.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity uassoc01_sub is
   5   port (i : std_logic_vector;
   6         o : out std_logic_vector);
   7 end uassoc01_sub;
   8
   9 architecture behav of uassoc01_sub is
  10 begin
  11   o <= not i;
  12 end behav;
  13
  14 library ieee;
  15 use ieee.std_logic_1164.all;
  16
  17 entity uassoc01 is
  18   port (i1 : std_logic_vector(3 downto 0);
  19         i2 : std_logic_vector(7 downto 0);
  20         o : out std_logic_vector(3 downto 0));
  21 end uassoc01;
  22
  23 architecture rtl of uassoc01 is
  24   signal o1: std_logic_vector(3 downto 0);
  25   signal o2: std_logic_vector(7 downto 0);
  26 begin
  27   dut1: entity work.uassoc01_sub
  28     port map (i => i1, o => o1);
  29
  30   dut2: entity work.uassoc01_sub
  31     port map (i => i2, o => o2);
  32
  33   o <= o1 xor o2 (3 downto 0);
  34 end rtl;